提升编写 Verilog 的体验

鉴于使用 ModelSim 的开发效率实在太低，连自动补全这种基本 IDE 功能都没有 ~~基本搞 EE 做出来的 IDE 都差不多这样~~，我开始寻找新的开发方式，以提高自己的 Verilog 编码体验。

由于个人原因，平常较为喜欢使用GitHub的Atom编辑器 ~~用Vim/Emacs的别喷我了~~ ，所以开始了在 Atom里寻找Verilog插件。

然后发现了两个炒鸡炒鸡炒鸡好用的 Package ：

language-verilog 这个插件如其名，就是增加了 Atom 对 Verilog 语言的支持，如果你启用了 autocomplete 相关的插件，还能够实现自动补全的功能。

linter-verilog 这个插件的作用是在每次保存时，对 Verilog 程序进行检错工作。但是在安装上就有点坑了，没这么容易装上。因为它是 linter 的一个小支持包，依赖 linter 进行工作，所以，你得先装上 linter。

然而这还没完。 linter 只是提供了一个检错的核心，但是对不同语言的支持都是接的外部 API ，如 linter 实现对 C/C++ 的支持是用的 GCC 环境。所以，我们需要配置好 icarus verilog 环境，才能够顺利运行 linter-verilog。

有了这两个插件，大可以抛弃 ModelSim 那辣鸡的 IDE 了。

如果有更好用的插件/环境，欢迎讨论~